Dp 524 cz

Hardwarový akcelerátor pro rozhraní mozek-stroj

Autor: Beran Vladimír

Diplomové práce 2014

Předmětem této práce je systémový návrh a implementace IP maker na FPGA umožňujících HW akceleraci pro BCI výpočty. Tato IP makra musí být kompatibilní se stávajícím SW a HW. Při návrhu maker je kladen důraz na nízkou spotřebu. V první části práce jsou probírány techniky pro snížení spotřeby digitálních obvodů nejen na FPGA. V druhé části je proveden systémový návrh celé HW koncepce BCI. Z něho vyplynuly požadavky na jednotlivá IP makra. V poslední části je popsána jejich implementace a verifikace.

• Vladimír Beran, tel: +420 721 104 841, mailto:beranvl5@seznam.cz
• Jakub Šťastný, tel: +420 737 861 687, mailto:stastnj1@fel.cvut.cz